A Design of Dynamic Reconfigurable Processor
Abstract：Dynamic reconfigurable processor has become a hot research topic since it provides a good compromise among flexibility, high computing power and low energy consumption which cannot be achieved by traditional processor architectures. In this paper, we give an overview of the basic concept, research history of the technology. We also present a new design of multi-core based dynamic reconfigurable processor. And we also discuss the technical bottlenecks and areas for future research.
Keywords：Reconfigurable processor; Multi-core processor; Processor architecture; FPGA

摘要：动态可重配置技术因其所具有的高性能，低功耗和高度灵活性等特点，已经成为研究的热点。本文从动态可重配置处理器技术的基本概念，产生背景，实现方案分类等方面进行了介绍。提出了一种多核动态可重配置处理器设计方案。并简述了该技术目前存在的问题，展望了未来的研究方向。
关键词：可重配置；可重构；多核；处理器

1. 引言
从二十世纪七十年代开始的第一代CISC处理器开始至今,微处理器体系结构已经经过了三代。然而,即使是第三代的RISC技术仍然停留在固定模式的体系架构设计。随着ASIC和SOC技术的发展,微处理器设计进入到第四代,即后RISC和可重配置处理器时代。
可重配置处理器的重要特征是系统架构不再采用固定模式,而是将软件的灵活性与硬线连接的专用性相结合, 利用可编程器件可多次重复配置逻辑状态的特性，在运行时根据需要动态改变处理器的电路结构，使得微处理器可以针对不同的应用需求建立自己独特的体系结构。以此带来的优势有：
(1) 适应性硬件算法；
(2) 实时重配置；
(3) 在现场硬件升级和远程控制更新；
(4) 功耗降低；
(5) 持续服务运用；
(6) 减少器件数量。
基于此技术设计的可重配置系统(Reconfigurable System) 在高速数字滤波器、图像压缩、硬件演化计算、定制计算(Custom Computing) 、嵌入式系统等方面，都有着广泛的应用前景。
2. 可重配置处理器实现方案分类
就目前来说，可重配置处理器的历史很短，其标准形式还没有形成。现有的各种重配置处理器，无论是从重配置单元的粒度、重配置方式、系统结构等等都有极大的不同。以下仅仅介绍几种粗略的分类方式。
2.1 按重配置的粒度和方式分类
按重配置的粒度和方式，可重配置处理器可粗略地分为两种。
(1) 重配置单元的粒度较大，为模块级的重配置，即重配置时改变某一个或若干个子模块的结构。此时不仅电路逻辑改变，连线资源也重新分配。重配置所需的电路配置信息事先由编译软件生成。通常重配置时系统可能需要暂停工作，待重配置完成后再继续。这种重配置系统设计简单，但灵活性不足，且有时不能完全发挥出硬件运算的效率。它较适合被应用在嵌入式系统中。
(2) 重配置单元的粒度较小，仅为元件级的重配置，即重配置时仅改变若干元件的逻辑功能。通常情况下重配置时连线资源的分配状况不作修改。重配置所需的电路配置信息在系统运行过程中动态产生。重配置时系统可以不暂停，边重配置边工作。这种重配置系统设计复杂，但灵活性大，能充分发挥出硬件运算的效率，较适合被应用在高速数字滤波器、演化计算、定制计算等方面。
2.2 按重配置处理器的结构分类
(1) 协处理器构架。可重配置部件独立于处理器的原流水线之外，使其既能在处理器流水线之外进行独立的运算，又能通过扩展的特殊指令实现与处理器内核的通讯。这种构架以与通用处理器相对松散耦合的大块可重配置逻辑为基础，对于与其规模相适应的密集运算能够大幅提高运算速度，但是也因此限制了其运用范围，并且对于那些超出其逻辑规模的运算无能为力。该方向上的典型代表是加州大学伯克利分校的John R. Hauser 和John Wawrzynek提出的Garp架构[1]。
(2) 功能单元构架。可重配置部件集成到微处理器中，以扩展微处理器的功能。在早期的这类系统，可重配置部件充当处理器中运算单元的角色，也就是用可重配置部件作为算术处理单元(ALU) 的扩充。可配置功能单元与处理器耦合非常紧密，应用范围非常宽，但是由于规模较小，故带来的处理器性能提高比较有限，不能配置高计算量的功能模块。该方向上的典型代表是美国西北大学和华盛顿大学的学者联合提出的CHIMAERA架构[2]。
(3) 可编程集群式构架。看起来有点像片上多处理器（CMP）构架，不过后者的单处理器改为带独立寄存器和ALU的群集器，这样的单片系统带来的好处是时钟周期由单个群集器中的延时路径决定，不会因片上连接线过长而降低频率。向其他群集器的寄存器写数据需要经过片间网络连线，并且有超过一个时钟周期的延迟。这种构架比CMP的通信效率要高。同时，各群集器也能以流水线的形式协同工作，流水线的每一级或其中若干级是可重配置的部件，能根据需要改变结构，从而改变流水线的功能。这主要被应用在先进先出的数据流的处理上，比如数字滤波、压缩解压、加密解密等等。基于可编程群集器构架的可重配置处理器拥有非常好的并行处理性能，并且由于具备大规模可编程逻辑块，可以在比较广的应用范围内提高速度，同时具有极大的灵活性，不过设计起来较为复杂。该方向上的典型代表是Amalgam架构[3]。
3. 基于PowerPC的多核可重配置处理器
多核系统通过并行的方式提供了强大的计算能力，而可重配置处理器则能针对应用提供非常好的灵活性。在本文中我们通过两者的结合，提出一种全新的混合设计架构：基于PowerPC的多核可重配置处理器。设计这个系统的目的是为了提供一个在图像处理、数字信号处理、通信协议处理等各种应用领域中能提供强大计算能力的通用处理器。
此系统由带有PowerPC硬核的Xilinx FPGA实现。除了主处理器以外，用HDL构建4个以上的精简指令集协处理器。此系统还包括几个多输入选择器、数据搜索和排序、DMA等专用模块。此系统不仅能在FPGA上实现，也可以通过用电子开关连接多个处理器来实现。
3.1 系统设计
此系统能通过改变协处理器间的数据通路来适应各种应用。
 

 从图1我们可以看到，主处理器是PowerPC，同时系统中有很多协处理器CP。他们的数目可以在8到100之间，我们的实现中采用7个协处理器。系统中同时有很多DMA，RAM和数学运算模块，它们通过总线复用器进行连接。
 整个系统有多种配置模式，在下面给出：
3.2 配置模式
3.2.1 高-低速总线模式与高可靠性冗余模式
  

 从图2可以看出，系统的总线被分割成高速总线和低速总线两个不同部分。在这种配置下可以防止低速总线上的数据流对高速总线产生影响。这样在主总线上的数据流速率就被最大化了。
 在图3的配置模式中，我们构建几个相同的子系统，每一个运行相同的任务。但在把结果送回给处理线程之前，我们首先对结果进行投票。这样的配置可以用于飞机控制或者网络切换等对可靠性要求很高的应用中。
3.2.2 全对称模式与非对称模式
   

在图4的配置模式中，多核处理器被分割成几个相同的子系统，每一个有相同的硬件资源，数据处理也相互独立。这样的系统适合网络服务或者多用户操作等多线程应用。
 在图5的配置模式中，多核处理器被分割成几个不同大小的子系统。这样的系统适合对计算能力要求不同的多线程应用。比如系统在运行视频游戏时，图像处理需要很多CPU资源，而键盘和鼠标的输入就不是有很高的要求。这样不同线程就能分配给拥有不同资源的各个子系统。
4. 结束语
本文提供了一种多核可重配置处理器的设计，结合了多核处理器强大的并行计算能力和可重配置处理器的高度灵活性。通过对数据通路的不同配置，可以产生针对各种不同应用场合的不同工作模式。和传统处理器相比，这种处理器有更强大的性能和资源利用率。
可重配置处理器技术正在快速发展，基于FPGA的可重构计算系统兼具CPU和ASIC的优点，性能高、效率高、功耗低、灵活性好、成本低。另一方面，虽然可重配置处理器技术具有很多优势，但目前它远未达到成熟的境界。从硬件上说，当前FPGA器件对部分重配置的支持较少。软件工具方面，最大的问题在于还没能开发出通用的、标准化的管理软件，使系统能根据应用特性自动配置FPGA，需要手动平台映射，包括软硬件划分、软硬件接口、存储器的使用以及运行时可重配置的顺序。其次，可重配置处理器基本上只支持单任务，如何使之运行多任务也是尚待解决的问题。第三，缺乏对硬件和软件都能建模的通用高级语言，在系统的编程和编译方面仍需做很多工作。
正是由于可重配置处理器技术本身所具有的优势以及存在亟待解决的、富有挑战性的问题，使得这个领域正在成为人们争相研究的热点，也预示着可重配置处理器技术具有良好的发展前景。
5. 参考文献
1. J. R. Hauser and J. Wawrzynek, "GARP: A MIPS processor with a reconfigurable coprocessor", Proc. IEEE Workshop FPGA's Custom Comput. Machines, Apr. 1997.
2. Zhi Alex Ye, Andreas Moshovos, Scott Hauck, and Prithviraj Banerjee, “Chimaera: A high-performance architecture with a tightly-coupled reconfigurable functional unit”, Proceedings of the 27th Annual International Symposium on Computer Architecture, June 2000.
3. Derek B. Gottlieb, Jeffrey J. Cook, Joshua D. Walstrom, Steven Ferrera, Chi-Wei Wang, Nicholas P. Carterottlieb, “Clustered programmable-reconfigurable processors”, Proceedings of the 2002 IEEE International Conference on Field-Programmable Technology, Dec. 2002.
4. 韩亮，陈杰，陈晓东，嵌入式可重构DSP处理器的指令译码器设计，微电子学与计算机，第21卷第7期，2004年7月。
5. 常青，孙广富，卢焕章，基于XC6200的可重构处理器设计，信号处理，第17卷第5期，2001年10月。
6. 董培良, 俞承芳，一种可重构处理器的设计，复旦学报(自然科学版)，第43卷第1期，2004年2月。
7. 曲英杰，可重构密码协处理器的概念及其设计原理，计算机工程与应用，2003年12月。
8. 蔡舒平，谭伦农。多微处理器系统中总线仲裁逻辑的设计。微计算机信息，2006，11-2：310-303。
9. http://www.eis.cs.tu-bs.de/eis/english/research/current/researchHG.htm
10. 冯闯，可重配置处理器研究，上海交通大学本科生论文，2006。

本文作者创新点：设计了一种全新模式的可重配置处理器。通过使用一个功能强大的IBM PowerPC 处理器加上多个功能相对较弱的小型协处理器，设计了动态可重配置的数据通路，结合了多核处理器强大的并行计算能力和可重配置处理器的高度灵活性。通过对数据通路的不同配置，可以产生针对各种不同应用场合的不同工作模式。和传统处理器相比，这种处理器有更强大的性能和更高的资源利用率。

作者简介:
宋佳，(1982-)，男，上海交通大学电子工程系，硕士，主要方向：嵌入式系统设计；E-mail:EE_worm@sjtu.edu.cn
徐国治，(1941-)，男，上海交通大学电子工程系，教授，博士生导师，现主要方向：通信系统的可靠性与可用性，通信系统并行处理软件构件的研究，StrongARM/XScale微结构上不可视计算的研究，故障诊断及手机软件测试；
应忍冬，(1975-)，男，上海交通大学电子工程系，博士。
通信地址 ：上海交通大学，电子信息与电气工程学院，上海，200240