A PLL-based Digital DC-DC Controller
摘要：本文设计了一个为便携设备提供稳定电源的数字化控制、降压型DC-DC控制器。电路基于数字PID控制，分析了传统数字脉冲宽度调制电路（DPWM）存在的问题，设计了基于锁相环（PLL）的结构，提高了开关频率的稳定性。电路使用3.3V CMOS工艺设计，开关频率为1MHz，效率最高可达91%。
关键词：开关电源控制器; 锁相环; 降压型; 数字PID控制
Abstract. This paper designed a buck DC-DC controller with digital PID compensation for low voltage applications. And the Digital Pulse Width Modulator is based on Phase-locked Loop to improve the switching stability. The area is less than 0.17mm2 in a standard 0.35um process, switching frequency is 1MHz, and efficiency can reach 91%.
Key words: DC-DC controller, PLL, Buck, Digital PID Control

1 引言
DC-DC控制器有着广泛的应用领域，目前常用模拟控制，补偿电路使用模拟滤波器，受环境影响大，集成困难，控制精度难以提高。而数字化DC-DC控制器通过对输出电压的采样，在数字域进行补偿，再通过数字脉宽调制电路输出占空比可调信号，实现对输出的控制，结构如图1所示。相对模拟方式，有控制精度高，外围元件少，受环境影响小的特点。
控制器中的数字脉宽调制电路是重要组成部份，对系统的性能有很大的影响[1]。由于数字PWM输出是离散值，因此对应的输出电平也是离散的，存在静态误差，提高DPWM的分辨率将减少静态误差。提高开关频率可以提高控制精度，减小系统对电容电感的要求，降低成本。因此需要高频率高精度的DPWM电路。
本文针对传统DPWM电路结构存在的问题，提出了基于锁相环（PLL）的结构，同时通过改进结构，使用延时单元和计数器的方式，提高了性能和降低了功耗和面积。设计出分辨率为10bit、开关频率1MHz的DPWM，应用于一种数字化控制降压型DC-DC电路。
 

2 数字化DC-DC控制器
2.1 传统PWM电路原理
目前常用的数字PWM电路中，使用基于延时单元的方式。同模拟电路实现相比，功耗降低。电路正常工作时延时单元中传递短脉冲，为了避免短脉冲由于宽度的收缩而消失，目前常见的解决方案是短脉冲传递一周期后进行恢复整型，这样避免了失效，但由于电压和温度的变化，仍然出现脉冲宽度的减小，导致延时偏差，开关频率越高产生的影响越大，开关频率难以稳定，分辨率难以提升。同时由于延时受到工艺参数、温度、电源电压的影响很大，将偏离设计值，开关频率发生变化，影响整个系统的稳定性。
本文使用锁相环结构来解决上述问题，PLL延时的匹配良好，环形振荡器可以精确移动相位，延时准确，得到的PWM信号稳定性和分辨率都优于上述方式。

2.2 基于PLL的DPWM电路
PLL可以保证输入输出信号频率相等，这里使用16级（4-bit）延时单元环形振荡器进行相位移动，同6-bit的计数器共同实现了所需要的PWM控制，DC-DC的结构如图2所示。PLL系统由鉴频鉴相器（PFD）、电荷泵（ChargePump）、环路滤波器和压控振荡器构成。
 

电荷泵电路如图3所示，其充电和放电的电流匹配性直接决定了PLL的性能。本文做了改进，提高了性能：首先通过dummy电路匹配up和dn信号的负载，并增加传输门来匹配二者的传输延时，使充放电电流开启时间相同；增加额外的充放电路径（Mn和Mp管），来加快开启和关闭速度；增加虚拟器件减小了电荷注入和时钟馈通，得到了性能良好的电荷泵电路[3]。
为了消除PFD的鉴相死区，通常强制鉴频鉴相器的up和dn信号在每个周期都打开一定时间，以消除微小相差的积分效应。传统结构在复位信号Reset后增加延时单元，但可能引起鉴相器判断错误[4]。这里将复位和延时分开，鉴频鉴相部分可以快速响应输入信号，后级电路强制up和dn信号开启一段时间，消除了死区也避免了可能的鉴相错误，其电路结构如图4所示。
压控振荡器采用16级延时单元结构，用以产生精确的16级（4-bit）相位，降低了功耗。配合额外的电路产生10-bit DPWM信号（如图2所示）。延时单元设计采用了电流控制反相器（图2中DelayCell）。通过改变反相器的放电电流来改变延时，为了保证对上升沿和下降沿的延时完全相等，使用了两级相同的单元，并且增加了虚拟器件来匹配每一级的负载，保证上升和下降延时的精确相等。晶体管M1和M2构成一个线性度好的电压－电流变换单元，使得在很大的控制电压范围内都有着良好的线性度，同时减小了版图面积。
  

PLL达到稳定需要一定的时间，而在此期间振荡频率不稳定，将导致系统的不稳定，因此设置启动电路，在系统启动时，关闭PID补偿电路，令其输出占空比为0，降压电路输出端和电源隔离。若干周期后（本文设计电路为64周期），PLL稳定，开启PID补偿，系统开始正常工作。

2.3数字PID补偿
控制器使用数字PID补偿，考虑电感和电容的ESR电阻，降压型系统传输函数为：
   （1）
系统中，RL＝3Ω，RESRC＝50mΩ为电容串联等效电阻，RESRL＝50mΩ为电感串联等效电阻，电感值L=2uH，电容值C=10uF [5]。
为了让补偿函数可以用数字电路实现，将其转换到z域后如（2）式，硬件上使用查找表的方式实现，简化了控制电路，算法内建了软启动功能，输出PWM信号逐渐上升，启动时不会出现跳变，避免了电流的浪涌问题[6]：
             （2）
3  实验结果
电路使用和舰（HJTC）3.3V CMOS工艺设计，系统工作如图5（a）所示，包括启动、稳定和负载电流跳变的过程。图5（b）所示，PWM控制信号稳定在1MHz，输出电压纹波小于3mV。系统性能：输入电压2.5-3.3V，输出电压1-1.8V，负载电流50-2000mA，负载变化输出恢复稳定时间小于100us，转换效率可达到91％（图6），核心电路版图面积0.17mm2（图7）。经过实验在输入电压、温度、工艺参数等变化时，同传统的数字PWM的控制器相比，开关频率稳定性大大提升。

 

 
4 结论
本文设计了数字化、全集成的降压型DC-DC控制器，针对传统的脉冲宽度调制电路存在的问题，提出了一个基于锁相环的新结构，使得开关频率不受温度、电源电压和工艺参数的影响，大大提高了性能，满足了高精度DC-DC控制器的要求。应用于锂电池供电的便携系统中，为芯片提供稳定的低压电源。
文章的创新点在于设计了全集成数字化的DC-DC控制器和一种新结构的数字脉冲宽度调制电路，较传统控制方式性能提高。

参考文献
[1] Angel V. Peterchev, Seth R. Sanders, Quantization Resolution and Limit Cycling in Digitally Controlled PWM Converters [J], IEEE Transactions on Power Electronics, Volume 18, Issue 1, Part 2, 301 - 308 (2003)
[2] Chun-Chi Chen , Wei Chang , Poki Chen, A precise cyclic CMOS time-to-digital converter with low thermal sensitivity[J], IEEE transactions on nuclear science, Volume: 52,  Issue: 4, 834-838
[3] 温显光等,高速PLL电路中的电荷泵电路设计[J],微电子学与计算机, 2004年第21卷12期, 207-209
[4] 李肃刚, 杨志家, 一种改进的全数字锁相环设计[J], 微计算机信息, 2005 年第21 卷第9-1 期
[5] 刘星桥, 张继来, 谭俐, 凌俊杰, 零电压、电流PWM DC/DC全桥变换控制器设计[J], 微计算机信息 2006年第12-2期
[6] 郭家荣, 周耀, DC-DC开关电源管理芯片的设计[J], 微计算机信息 2005年第一期

作者简介：
孟浩（1982- ），男，北京（汉族），清华大学微电子学研究所硕士研究生，研究方向为数字控制DC-DC转换器和数模混合电路设计。
贾晨，男，清华大学微电子学研究所助理研究员。研究方向为数模混合集成电路设计。
陈志良，男，清华大学微电子学研究所教授。研究方向为数模混合集成电路设计。
通信地址:微电子学研究所 清华大学 北京 100084