摘  要 本文介绍了AD677的基本性能、内部电路结构、自校原理、采样时序及使用方法，并给出了AD677在电能计量应用中与单片机的接口电路，特别是数据串/并转换电路。实际应用结果表明，该芯片采样精度高，工作稳定可靠，接口电路简单。
关键词 A/D转换;自校原理;采样时序

电能测试时需要一部标准电能表，在研制标准电能表的数据采样时，我们采用了一片AD677A/D转换器。AD677是AD公司16位串行输出的A/D转换器。它采用逐次逼近比较法实现模—数转换，转换网络不是采用普通的梯形电阻，而是电容阵列(电容量按二进制权分配)，片内装有采样/保持和自动校正电路。自动校正电路可克服电容器的误差及采样/保持电路的失调给转换带来的影响，所以片外不需安装任何调整元件，即可获得很好的转换性能。转换速率为100kSPS(相当转换时间为10μs)，在全量程范围内可获得±1LSB的线性。
一、 AD677基本性能
AD677电路实际是由两个单片电路组成[1]，一个是模拟电路，包括输入缓冲(含采样保持)、16位DAC及比较器；另一个是数字电路，包括微控制器、DAC校正及输出电路。两个单片电路封装在一起，如图1所示。

图1：框图及物理引脚
该片工作时，需要三组直流电源，模拟部分供电为Vcc、VEE(±12V)，数字部分供电为VDD(5V)。两部分各有自己的电源地端(AGND、DGND)，同时模拟电路还提供一个信号地端(AGND SENSE)，当模拟输入信号距离A/D芯片较远时，利用该地端，可减小地线干扰。片内无基准电源，工作时需外接5V(360mＷ)或10V(450mＷ)基准电压。
封装形式有16脚DIP及24脚SOIC两种。16引脚的功能是： VCC(5),+12V，模拟正电源端；VEE(12),-12V，模拟负电源端；VDD(13)：+5V，数字电源端；VREF(11)，外部基准电压输入端，基准电压可为5V或10V；AGND(8)，模拟电源地端；AGND SENSE(9)，模拟信号地端；DGND(4)，数字地端；VIN(10)，模拟信号输入端；CLK(2)，采样时钟输入端；
SAMPLE(1)，采样信号输入端。SAMPLE每来一次脉冲信号，启动一次采样。内部校正时，SAMPLE应保持低电平；BUSY(15)，转换状态指示端。高电平时表示正在转换或校正，变低时，表示转换结束；CAL(16)，校正控制端。CAL每来一次脉冲信号，启动一次内部校正；SCLK(14)，串行数据输出时钟端，由CLK驱动；SDATA(3)，串行数据输出端，SCLK每个下降沿，使DATA输出一位数据。
二、 应用电路设计
AD677是多用途16位A/D转换器，可用于各种数据采集系统，能方便地与DSP、单片机接口，图2给出的是它在电能计量中的应用电路[2]，采用一片AD677，依次对电压、电流进行A/D转换，图中未画采样保持及模拟开关电路。单片机采用MCS-16位机[3]。

1、信号输入电路
模拟输入VIN的允许输入范围为±VREF，现取±5V。为避免被测电路对A/D采样的影响，VIN经缓冲放大器输入，缓冲放大器由一般运放组成。A/D的基准电压对A/D的转换精度影响很大，为保证转换精度，基准电压应当内阻小，噪声低、漂移小，现采用高精度基准电源模块AD586来提供5V基准电压，它能在0℃—+70℃范围内保证偏移在1mV之内。
此外，需要说明的是，AGND是模拟电源地，当输入信号也利用这个地时，由于电源电流必须经AGND闭合，该电流在地电阻上会产生压降△V，如图3(a)所示。△V与VS迭加后，作为A/D的输入信号V1N，这将给A/D转换带来附加误差。若采用5V基准，当△V=0.08mV时，对16位的A/D来说，就产生±1LSB误差。当信号源距A/D芯片较远时，△V会更大，影响更严重。这对精密测量仪器来说是不能容忍的，所以我们采用图3(b)的接法，以克服△V的影响。AD677允许AGND与AGND SENSE间 有100mV差别。

2、校正CAL的使用
为保证AD677转换精度，工作前需对其进行校正。校正可随时进行，但一般在上电开机时，电源、基准电压稳定后，校正一次即可。本系统校正控制信号CAL由单片机的P1.0提供。
AD677的自校正时序如图3[1]所示。校正信号来时(CAL升高)AD677复位内部电路，当CAL降低时，AD677开始自校正，自校正期间BUSY自动保持高电平。经过85532个时钟周期tCLK，BUSY自动变低，标志自校正结束。
 

校正时，片内微控制器和校正DAC首先将输入信号短路，然后测试电路误差，并将误差存入RAM。以后变换时，补偿这些误差，提高电路转换精度。
3、采样控制电路
AD677采样时需由两个信号控制：采样信号SAMPLE及采样时钟CLK。采样信号SAMPLE最高频率为100kHz，现采用80kHz，采样时序如图4所示。采样命令来时(SAMPLE变高)，AD677采样／保持输入信号。SAMPLE变低，电路开始逐位比较，微控制器首先将采样/保持电路与VIN断开，以避免给转换带来干扰，待第二个时钟来时，开始逐位比较，每来一个时钟CLK，完成一位数据比较，16位数据，共需比较16次。逐位比较期间，BUSY保持高电平，全部数据比较完毕，BUSY变低，标志采样转换结束。在下次采样前，CLK应保持低电平，以免带来噪声。
由此可见，采样时钟CLK的频率至少应比采样信号SAMPLE高17 倍，现取25倍，即采样时钟CLK频率为2000kHz。为简化电路，这两个信号均由系统的12MHz时钟信号分频得到。分频系数为150的分频器，其输出作采样控制信号；分频系数为６的分频器，其输出作采样时钟信号。由于采样一次仅需17个采样时钟，而现在共有25个，为了将多余的时钟限制掉，利用AD677采样结束时的标志信号BUSY，即第18个脉冲来时(6分频器循环三次时)，将6分频器复位，以限制多余的脉冲输出，满足采样时序对CLK的要求。

AD677将双极性模拟信号变为16位２的补码，如表1所示。转换后的数据信号，在串行时钟SCLK控制下，从最高位(MSB)起,依次由SDATA端串行输出。